PDN e decoupling: impedenza target e rete di condensatori

Un circuito digitale veloce non assorbe corrente in modo costante: la commuta a ogni fronte di clock. Il compito della rete di alimentazione è fornire quei picchi di corrente senza far oscillare la tensione del rail. Questo strumento dimensiona la rete di condensatori che lo rende possibile; questa pagina spiega il modello.

La power distribution network

La power distribution network (PDN) è tutto ciò che sta fra il regolatore e i pin di alimentazione del chip: i piani di rame del PCB, le via, le tracce e i condensatori di decoupling. Vista dal carico non è un cortocircuito ideale ma un’impedenza Z(f) che cambia con la frequenza, perché ogni elemento ha resistenza, induttanza e capacità parassite.

La conseguenza è diretta: ogni variazione di corrente ΔI richiesta dal carico cade sull’impedenza e genera una variazione di tensione sul rail.

$$\Delta V=Z(f)\Delta I$$

Quella ΔV è il rumore di alimentazione. Tenerlo entro i limiti del chip significa una cosa sola: tenere bassa Z(f) su tutta la banda in cui il carico commuta.

Impedenza target

Il criterio di progetto classico converte il requisito di rumore in una soglia di impedenza. Si fissa il ripple massimo ammesso ΔV sul rail e la corrente di switching transitoria ΔI; il rapporto è l’impedenza target:

$$Z_t=\frac{\Delta V}{\Delta I}$$

La PDN rispetta il target se la sua impedenza resta sotto Zt su tutta la banda di interesse. Più stretto il ripple (core a bassa tensione, ADC, PLL) o maggiore la corrente di picco, più bassa Zt — che per i core moderni scende facilmente nei milliohm. Un rail da 1 V con 50 mV di ripple e 5 A di transitorio chiede una Zt di 10 mΩ.

Decoupling: bulk e HF

Il decoupling mette condensatori vicino al carico perché forniscano localmente la corrente transitoria, prima che debba arrivare dal regolatore attraverso l’induttanza dei piani. Ma nessun condensatore è ideale: oltre alla capacità C ha una resistenza serie (ESR) e soprattutto un’induttanza parassita serie (ESL). L’impedenza di un condensatore reale è

$$Z_C(\omega )=\mathrm{ESR}+j\left(\omega \mathrm{ESL}-\frac{1}{\omega C}\right)$$

a bassa frequenza domina il termine capacitivo 1/(ωC), che cala con f; oltre la frequenza di risonanza propria domina ωL e l’impedenza torna a salire. Un solo condensatore è quindi a impedenza bassa solo in una banda stretta. Per coprire più decadi si usa una rete a due fasce:

• Bulk — capacità grande (µF), copre le basse frequenze dove serve molta carica. Si dimensiona perché la sua reattanza capacitiva resti sotto Zt a una frequenza bassa (qui una decade sotto fmax):

$$C_{\text{bulk}}\ge \frac{1}{2\pi (f_{\max }/10)Z_t}$$

• Banco HF — molti condensatori piccoli (es. 100 nF) in parallelo. Alle alte frequenze l’impedenza del banco è dominata dall’ESL, e mettere N cap in parallelo divide l’ESL effettiva per N. La condizione di progetto è che la reattanza induttiva residua a fmax resti sotto Zt:

$${\omega }_{\max }\frac{\mathrm{ESL}}{N}\le Z_t⟹N\ge \frac{2\pi f_{\max }\mathrm{ESL}}{Z_t}$$

Da qui due regole intuitive: Zt più stretto o fmax più alto chiedono più condensatori HF in parallelo. Il numero N cresce in fretta, ed è il primo segnale che un target è severo — quanto in fretta si legge in tabella:

Le righe in grassetto sono il punto. La formula non ha alcun tetto: chiedendo 0,2 mΩ fino a 200 MHz risponde 6284 condensatori, e lo fa con la stessa faccia con cui ne propone tre. Un numero così non è un preventivo di componenti: è il modello che dice «questo target non si raggiunge così» senza avere il vocabolario per dirlo.

Il muro dell’induttanza condivisa

Il motivo è nell’assunzione ESL/N. Dividere per N vale se ogni condensatore ha il proprio percorso verso il carico. Nella realtà una parte dell’induttanza è condivisa — il tratto dentro il package, il pin, la via che scende al die, il loop nei piani vicino al carico — e quella non si divide per niente:

$$|Z|(\omega )=\omega \left(\frac{\mathrm{ESL}}{N}+L_{\text{cond}}\right)⟹f_{\text{tetto}}=\frac{Z_t}{2\pi L_{\text{cond}}}$$

Il secondo membro è il tetto: la frequenza massima a cui quel target è raggiungibile, qualunque sia N.

Un target di 10 mΩ con 0,5 nH condivisi si tiene fino a 3,2 MHz, non a 100. E l’effetto sul parallelo è immediato: con 0,3 nH condivisi, passare da 1 a 128 condensatori a 100 MHz guadagna 4,22 volte, non 128.

Il ginocchio sta dove ESL/N eguaglia L_condivisa, cioè a N ≈ ESL/L_condivisa: tre o quattro condensatori per un layout mediocre, una decina per uno buono. Da quel punto |Z| vale il doppio del suo pavimento asintotico, quindi tutto ciò che si aggiunge dopo — fossero mille condensatori — non può valere più di un fattore 2 in totale. È la risposta pratica alla domanda «quanti condensatori metto?»: fino al ginocchio ogni cap paga, dopo si compra un dimezzamento e nient’altro, al prezzo di area, costo e via.

E quando il target sta sotto il tetto, non ci sono condensatori che rimedino: bisogna abbassare L_condivisa (via più corte e più numerose, dielettrico più sottile fra i piani, cap sul lato del componente) oppure spostare la capacità più vicino — sul package o sul die, dove l’induttanza di collegamento è di ordini di grandezza minore. È il motivo per cui i SoC moderni portano capacità integrata: sopra qualche decina di MHz il decoupling sul PCB ha smesso di essere in gioco.

Anti-risonanza

Mettere insieme bulk e HF ha un effetto collaterale. Fra un condensatore con C grande e ESL maggiore (il bulk) e uno con C piccola (il banco HF) si forma una risonanza parallelo-serie: a una frequenza intermedia l’induttanza del bulk e la capacità del banco HF risuonano e l’impedenza della PDN mostra un picco — l’anti-risonanza — proprio nella banda dove la vorremmo bassa.

Una stima indicativa del punto in cui compare:

$$f_{\text{ar}}\approx \frac{1}{2\pi \sqrt{L_{\text{bulk}}{C}_{\text{HF,tot}}}}$$

con L_bulk l’ESL del condensatore bulk e C_HF,tot la capacità totale del banco HF. È un ordine di grandezza per sapere dove guardare, non un valore di simulazione: la formula dà la frequenza del picco e non dice nulla sulla sua altezza, che è la cosa che decide se il progetto passa.

Quanto è alto il picco: l’ESR è l’unica cosa che conta

L’altezza si ottiene calcolando l’impedenza del parallelo dei due rami RLC. Su una rete di riferimento — bulk 10 µF con 2 nH, banco di 20 × 100 nF con 1 nH ciascuno — il picco dipende quasi solo dall’ESR:

Il picco va come 1/ESR: dimezzare l’ESR lo raddoppia. E le ultime tre righe sono il risultato che sorprende: sopra i 50 mΩ il picco non c’è più, |Z| diventa monotona e l’anti-risonanza è smorzata via. Ne segue una conclusione che va contro l’istinto di ogni progettista: un condensatore «migliore» perché a ESR più bassa peggiora la PDN nel punto in cui è più debole. L’ESR non è un difetto da minimizzare, è lo smorzamento della rete — ed è il motivo per cui a volte si mette in serie una resistenza da pochi milliohm, o si sceglie deliberatamente un dielettrico più lossy.

Distribuire i valori: non funziona come si dice

Il consiglio classico è di spargere il banco su più valori per «riempire il buco». Calcolato sulla stessa rete, a ESR pari (5 mΩ per condensatore), va così:

Da un valore a due il picco peggiore scende di 4,3 volte e si sposta in alto: il consiglio funziona. Da due a tre risale, e a 250 mΩ è peggio del punto di partenza. Il motivo è che ogni valore aggiunto porta con sé la propria anti-risonanza contro l’induttanza del banco che gli sta sotto — il numero di picchi cresce col numero di valori distinti — e i 10 nF risuonano a 42,8 MHz, dove non c’è più abbastanza rame né abbastanza ESR a smorzare.

La regola corretta è quindi più stretta: due decadi di capacità, ciascuna con abbastanza condensatori da smorzare la propria risonanza, battono tre decadi distribuite col contagocce. E ha senso aggiungere una decade solo se serve davvero quella banda, perché ogni condensatore è utile solo sopra la propria autorisonanza:

Un 10 nF comincia a lavorare a 56 MHz: metterlo su una rete che deve arrivare a 20 MHz aggiunge un picco e nessun beneficio.

Scelta dei valori

I valori suggeriti dallo strumento sono arrotondati alla serie E12, la più diffusa e a basso costo. Il modello usa una ESL fissa (1 nH per il cap HF, 2 nH per il bulk), valori tipici per package piccoli con via dedicate. Sono un punto di partenza da verificare in una simulazione PDN reale prima del layout, perché:

• l’ESL effettiva dipende fortemente dal layout (lunghezza delle via, area del loop, posizione rispetto al pin);
• il PCB ha una sua plane capacitance distribuita che entra nella rete alle alte frequenze;
• a target molto bassi (sotto il milliohm) il solo decoupling non basta: serve lavorare sui piani di alimentazione e sull’accoppiamento power/ground del PCB.

Limiti

• Modello a ESL fissa: nessuna dipendenza dal package reale, dal layout o dalla temperatura; ESR trascurata nel dimensionamento.
• Nessuna plane capacitance del PCB né impedenza dei piani/via.
• L’anti-risonanza è una stima a un grado di libertà, non lo spettro di impedenza completo della rete.
• Strumento dimostrativo, non un solver SPICE né un simulatore PDN.

Riferimenti

• Letteratura di power integrity e signal integrity sul dimensionamento della PDN, l’impedenza target e l’anti-risonanza dei banchi di condensatori — il riferimento per il metodo e i limiti del modello a ESL fissa.
• Application note dei produttori di condensatori su ESR/ESL, frequenza di auto-risonanza e mounting inductance.
• Strumento correlato — il PDN / Decoupling Planner mette in pratica questa pagina: inserisci rail, transitorio e fmax e ottieni Zt, bulk, banco HF e la frequenza di anti-risonanza indicativa.